第 6 章：仿真与测试
学习目标
- 编写 testbench
- 使用仿真工具
- 分析波形
6.1 思考：如何验证设计？
写完 Verilog，怎么知道对不对？
答案：仿真！
6.2 Testbench
module tb_adder;
reg [31:0] a, b;
wire [31:0] sum;
adder dut(
.a(a),
.b(b),
.sum(sum)
);
initial begin
a = 10; b = 20;
#10;
$display("sum = %d", sum);
$finish;
end
endmodule
