BIRISCV

项目简介

BIRISCV 是由 UltraEmbedded 开发的 32 位超标量 RISC-V 处理器核心，采用双发射、顺序执行的 6-7 级流水线设计。

核心特性

• 指令集：RV32IMZicsr（整数、乘除法、CSR 指令）
• 架构：双发射超标量，顺序执行
• 分支预测：支持 bimodel/gshare，可配置 BTB 和 RAS
• 取指/访存：64 位指令取指，32 位数据访问
• 执行单元：2 个整数 ALU、1 个 LSU、1 个流水线外除法器
• 特权级：支持用户、监督和机器模式
• MMU：基本内存管理单元，可启动 Linux

性能指标

• CoreMark：4.1 CoreMark/MHz
• Dhrystone：1.9 DMIPS/MHz
• 频率：在 Xilinx Artix 7 上可达 50MHz+

学习价值

• 适合学习双发射超标量设计
• 代码采用可综合的 Verilog 2001 编写
• 支持 Verilator 仿真和 FPGA 实现
• 可在低成本 FPGA（如 Xilinx Artix 7）上运行
• 通过 Google RISCV-DV 随机指令序列验证

资源链接

• GitHub
• OpenCores

推荐学习路径

1. 完成 B 级课程（超标量设计）
2. 阅读 BIRISCV 源码
3. 在 FPGA 上运行并测试
4. 尝试添加新特性或优化

Sources:

• GitHub - ultraembedded/biriscv
• RISC-V School